教學大綱與進度

課程基本資料：

學年期	課號	課程名稱	階段	學分	時數	修	教師	班級	人	撤	備註
110-1	291548	FPGA系統設計實務	1	3.0	3	★	李宗演	電子三甲 電子三乙	50	4	◎電子大三甲乙合開；綜科502

教學大綱與進度：

教師姓名	李宗演
Email	tylee@ntut.edu.tw
最後更新時間	2021-09-03 14:32:42
課程大綱	(1)簡介 (2)FPGA系統 (3)FPGA結構 (4)組合邏輯設計 (5)順序機設計 (6)FPGA雛形系統設計 (7)FPGA雛形系統驗證 (8)大型系統設計
課程進度	第一週--Chapter 1. Introduction 第二週--Chapter 2. Digital Logic Design Using Hardware Description Languages; Lab 1 - Digital Circuits Design By Xilinx ISE 第三週--Chapter 2. Digital Logic Design Using Hardware Dscription Languages; Lab 2 - Module-Based Digital Circuit Design and Verification 第四週--Chapter 3. Introduction to Verilog and Test Benches 第五週--Chapter 4. High-Level Verilog Coding for Synthesis Lab 3 - Tutorial using HDL Based Design 第六週--Chapter 4. High-Level Verilog Coding for Synthesis 第七週--Chapter 5. State Machine Design 第八週--Chapter 5. State Machine Design Lab 4 - Design a 4-bit up-down Counter 第九週--期中考 第十週--Chapter 6. FPGA and Other Programmable Logic Devices 第十一週--Chapter 6. FPGA and Other Programmable Logic Devices Lab 5 - Design and Implementation 第十二週--Chapter 7. Design of a USB Protocol Analyzer 第十三週--Chapter 7. Design of a USB Protocol Analyzer 第十四週--Chapter 8. Design of Fast Arithmetic Units 第十五週--Chapter 8. Design of Fast Arithmetic Units 第十六週--Chapter 9. Design of a Pipelined RISC Microprocessor (Option): Term Project(一) 第十七週--Chapter 9. Design of a Pipelined RISC Microprocessor (Option): Term Project(二) 第十八週--期末考
評量方式與標準	1.平時成績(含平常考、實驗、作業、出席) 40% 2.期中考30% 3.期末考30%
使用教材、參考書目或其他	【遵守智慧財產權觀念，請使用正版教科書，不得使用非法影印教科書】 使用外文原文書：是 Text Book: Advanced Digital Logic Design Using Verilog, State Machines, and Synthesis for FPGAs Reference book or papers 1. Rapid System Prototyping with FPGAs by R.C.Cofer and Ben Harding, Newnes, 2006. 2. Wayne Wolf, FPGA-Based System Design, Prentice Hall, 2004. hppt://www.xilinx.com/support/support.htm
課程諮詢管道	綜302室，校內分機2251，Email: tylee@mail.ntut.edu.tw。
課程對應SDGs指標
備註	●上課方式：遠距上課 ●評量方式： 期中考及期末考都採用實體紙筆測驗。 ●補充說明資訊：