課 程 概 述
Course Description

課程編碼
Course Code
中文課程名稱
Course Name (Chinese)
英文課程名稱
Course Name (English)
總學分數
Credits
總時數
Hours
3645020 數位系統電路後段設計流程整合實 Back-end Design Flow 3.0 3
中文概述
Chinese Description
此門課程的主要目標,將以著重於數位系統電路後段設計流程整合實務,讓學生對於積體電路後段設計流程有初步的認識與了解,進而產生濃厚的興趣與設計能力。數位系統電路後段計流程整合實務,其預期達成之學習目標為整合目前國家晶片實現中心(CIC)所提供晶片設計流程之軟體(含Synopsys、Cadence),訓練學生熟悉使用相關軟體以完成晶片後段設計。
英文概述
English Description
1. Design Flow Overview 2. RTL Design in Verilog 3. Basic placement & routing 4. Post Layout Simulation 5. LVS & DRC & ERC 6. Time-Mill and Power-Mill Post Layout Simulation 7. Module Compiler 8. Physical Compiler 9. Clock Tree Synthesis, Zero Skew Routing 10. Scan Chain Optimization/Reordering 11. Constraint driven placement &routing (timing, power, heat) 12. Buffer/wire sizing 13. Cell library creation (layout, simulation model, parameter extraction, synthesis model) 14. Verilog code design 15. Pre_simulation 16. LVS & DRC & ERC Flow 17. Time-Mill and Power-Mill Post Layout Simulation Flow 18. Design examples 19. Placement &routing flow

備註:

  1. 本資料係由本校各教學單位、教務處課務組、進修部教務組、進修學院教務組及計網中心所共同提供!
  2. 本資料僅供參考,正式資料仍以教務處、進修部、進修學院所公佈之書面資料為準。